modelsim10.4破解版是一款专业的HDL仿真软件。该软件在新的版本中带来了很多功能，比如说增强了对HDL和Verilog语言IEEE 标准的支持编译速度更快、效率更高的特点，喜欢的话可以亲自体验下。

【功能特点】

　　1、RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真

　　2、单内核VHDL和Verilog混合仿真

　　3、源代码模版和助手，项目管理

　　4、集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能

　　5、C和Tcl/Tk接口，C调试

　　6、对SystemC的直接支持，和HDL任意混合

　　7、支持SystemVerilog的设计功能

　　8、对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL

　　9、ASIC Sign off

　　10、可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码

【常见问题】

　　1、直接将用VerilogHDL编写的128分频器程序count128.v设置为工程的顶层设计文件，编译失败?

　　快速建立了一个只有一个器件的电路图文件：Msim.bdf,将输入输出信号直接引出来，并将其设为顶层文件，编译通过

　　2、编译通过后进行仿真，仿真失败?

　　原因是：

　　已经设定仿真语言为Verilog HDL

　　解决方法：

　　用手工重新写了一段Verilog HDL语言的顶层设计文件MSim.V。编译通过，并且仿真正常

　　3、波形加载慢的问题解决办法?

　　方法一

　　先仿真1ms，然后zoom full一次，在此基础上再跑1ms，再zoom full，依此类推跑到10ms，这时再zoom full就很快地完成了。我猜原因是前面的9次zoomfull建立了一些缓存数据，以供第10次使用，所以变快了

　　方法二

　　变化频率最大的信号删除掉，通常情况下，变化频率最大的信号是时钟信号，如果一定要保留，那么可以将该信号的format设为literal，或者event，如果format是logic，将严重拖慢画波形的速度。设置的方法是在波形信号处点击右键，选择format->literal